2月19日至23日，2023年国际固态电路会议（ISSCC’23）在美国旧金山召开。清华大学集成电路学院王志华教授和池保勇教授牵头的“低功耗、射频集成电路与医疗微电子”团队在ISSCC’23上发表了5篇学术论文，研究内容涵盖量子计算芯片、异步类脑芯片、超宽带收发机、分频器、振荡器等。自2008年始，团队已在ISSCC上累计发表论文13篇。
ISSCC （International Solid-State Circuits Conference，国际固态电路会议）始于1953年，是全球学术界和工业界公认的集成电路设计领域最高级别会议，被认为是“集成电路设计领域的奥林匹克大会”。ISSCC通常是各个时期国际上最尖端固态电路技术最先发表之地。每年吸引超过3000名来自世界各地工业界和学术界的参会者。2023年ISSCC共录用同行评审论文198篇。
1. 超导量子计算控制芯片
超导量子计算当下面临的最大挑战是难以实现量子比特及其控制系统的大规模集成，距离实现可纠错量子计算系统还有很遥远的距离。超低温CMOS芯片技术是解决这一瓶颈的有效途径之一。研究团队在前期大量CMOS元器件超低温特性建模研究的基础上，设计出目前具有最低功耗水平和最小芯片面积的双通道量子比特控制芯片。该芯片基于极化调制技术，在3.5K超低温环境下可以产生超导量子比特控制所需的XY通道任意包络脉冲信号和Z通道偏置信号，同时集成了片上本振、时钟、存储等电路，在国际上首次把单个量子比特控制能耗降低至 13.7mW。较IBM、PSTECH等最新研究，能耗水平降低40%以上。测试表明，该芯片可以在超低温环境下对超导量子比特实现有效控制。该工作以“A Polar-Modulation Based Cryogenic Qubit State Controller in 28nm Bulk CMOS”为题发表在ISSCC‘23。该芯片是国内首个公开报道的集成化量子比特控制芯片，具有集成度高、功耗低、面积小等显著特点，对于推进量子计算系统自主可控的集成化、小型化有关键支撑作用。论文第一作者为集成电路学院毕业生郭衍束博士，团队的姜汉钧副教授、李铁夫副研究员为该项研究工作的主要负责人。
低温CMOS量子比特控制芯片结构及测试
2. 片上学习异步类脑芯片
异步电路是设计大规模类脑芯片的重要技术，但由于缺乏成熟EDA工具的支持，异步电路设计存在较大挑战。研究团队研发出国内首款具备片上学习能力的异步类脑芯片ANP-I，ANP-I芯片采用全异步电路技术，设计了能实现手势识别、关键词检测、图像分类等多类型任务的片上学习类脑芯片。该芯片实现了三层全连接网络，片上集成了522个神经元，517K个突触，每个突触的权重精度为8/10-bit。ANP-I芯片具有极低功耗的片上学习能力，针对不同的任务，芯片从随机权重开始进行训练，在保证92%以上准确率的前提下，每个样本的学习能耗低于100nJ。该性能使得边缘端智能芯片同时具备识别和学习能力成为可能，可应用于万物智联的边缘端多模态信息的智能处理。传统应用于边缘计算的智能芯片，由于片上学习的能耗代价过高，往往只支持识别过程。ANP-I芯片低能耗的片上学习能力可以很好的解决该问题，使得具有片上学习能力的边缘端智能芯片得到广泛的运用。例如在基于肌电臂环的手势识别展示中，通过片上学习，ANP-I芯片能学习到不同使用者特有的肌电信号特征，并且消除肌电臂环电极偏移带来的影响，极大程度提高基于肌电臂环的手势识别准确率以及实用程度。以上工作以“ANP-I: A 28nm 1.5pJ/SOP Asynchronous Spiking Neural Network Processor Enabling Sub-0.1μJ/Sample On-Chip Learning for Edge-AI Applications”为题发表在ISSCC’23，集成电路学院博士研究生张吉霖为论文第一作者，团队的陈虹研究员为通讯作者。
片上学习异步类脑芯片硬件架构
片上学习异步类脑芯片在基于肌电臂环的手势识别上的应用
3. 脉冲超宽带收发机芯片
脉冲超宽带（IR-UWB）技术通过发送极窄脉冲序列实现低功耗信息传输和厘米级测距精度，逐渐成为短距通信的主流技术之一。但是，传统的脉冲超宽带收发机存在两大技术挑战：首先，极窄的脉冲宽度使得收发机在基带同步时面临困难。其次，脉冲超宽带接收机在系统功耗和解调性能之间存在着折中关系。针对以上问题，研究团队提出了一种全新的脉冲超宽带收发机架构，该收发机采用了两项关键技术。其一是双脉冲开关键控（Twin-OOK）的调制方法，该调制方法不仅有效解决了收发机基带同步的问题，而且通过跳频技术提高了发射信号的频谱利用效率。其二是正交不确定中频的接收机构架，该构架显著提升了脉冲超宽带接收机的抗窄带干扰性能和测距精度。采用65nm CMOS工艺实现的脉冲超宽带收发机具有-71dBm的灵敏度、0.96厘米的测距精度，同时能够容忍最大-22.4dBm来自6GHz频率的窄带干扰信号。该工作以“A Quadrature Uncertain-IF IR-UWB Transceiver with Twin-OOK Modulation”为题发表在ISSCC’23。集成电路学院博士研究生汪博闻为论文第一作者，团队的李宇根教授为通讯作者。
基于Twin-OOK调制的正交不确定中频IR-UWB收发机架构
IR-UWB收发机芯片显微照片
4. 超低杂散真分数输出分频芯片
现代片上系统（SoC）集成了几个独立的片上时钟发生器，以满足不同模块的差异化设计需求，如微处理器、存储器、I/O接口和电源管理等。传统方案通常在SoC中使用多个锁相环（PLL）来提供各种频率输出，然而，这种方法导致相当大的硅面积、功率、成本和整体系统复杂性。真分数输出分频器（FOD）由多模分频器（MMD）、数字时间转换器（DTC）和数字控制器组成，已被证明是产生多个独立时钟的有效方法。然而，DTC特性对PVT敏感，任何增益失配/积分非线性（INL）都会产生较大的杂散，从而降低频谱纯度和时钟抖动。在PLL中广泛应用的传统DTC增益校准算法需要反馈路径来反映DTC增益失配，这禁止其在具有开环结构的FOD中使用。研究团队提出了一种具有辅助PLL（aux-PLL）的FOD，具备后台0/1/2阶DTC INL非线形校准能力。辅助PLL用作频域滤波器，自然跟踪输入时钟的载波频率。因此，不需要先验知识和前景校准。由于所提出的基于辅助PLL的0/1/2阶DTC INL校准算法，所提出的真分数输出分频器FOD实现了低于-80dBc的最坏情况杂散性能。该工作以“A 10-to-300MHz Fractional Output Divider with -80dBc Worst-Case Fractional Spurs Using Auxiliary PLL-Based Background 0/1st/2nd-Order DTC INL Calibration”为题发表在ISSCC’23。集成电路学院博士研究生杨宇蒙为论文第一作者，团队的邓伟副教授为通讯作者。
具备后台自适应补偿的超低杂散真分数输出分频芯片的总体架构
5. 双核增强F类振荡器芯片
当前的5G和未来的6G高速移动互联网时代对移动和便携式设备中的本地振荡器（LO）的功耗、硅面积和相位噪声规范提出了更严格的要求，特别是在电池供电的移动电话、笔记本电脑和用于移动基站的无人机（UAV）中。在过去的几十年中，大量研究聚焦于提高RF和毫米波振荡器的功率效率，同时保持所需的相位噪声特性。研究团队提出了一种具有共模噪声自消除和隔离技术的11.5-14.3GHz双核Class-F VCO。在不占用额外面积的情况下，VDD和GND的注入噪声同时被固有地消除，并且从漏极到栅极的噪声路径被隔离。测量结果表明，所提出的共模噪声自消除和隔离VCO在与11.8GHz载波偏移1MHz时达到-119.2dBc/Hz相位噪声，换算为192.8dBc/Hz的FoM，该性能在已报道的工作频率范围相近的VCO研究中极具竞争力。该工作以“A 11.5-to-14.3GHz 192.8dBc/Hz FoM at 1MHz offset Dual-core Enhanced Class-F VCO with Common-Mode-Noise Self-Cancellation and Isolation Technique”为题发表在ISSCC’23。集成电路学院博士研究生吴奇修为论文第一作者，团队的邓伟副教授为通讯作者。
振荡器芯片共模噪声消除和隔离方案
“低功耗、射频集成电路与医疗微电子”团队简介
清华大学集成电路学院“低功耗射频集成电路和医疗微电子”团队由王志华教授（IEEE Fellow、中国通信学会会士、中国电子学会会士）和池保勇教授牵头。团队现有专职教师13人，其中正高职称5人，副高职称7人，中级职称1人。团队主要研究方向有：（一）高性能射频、模拟及混合信号集成电路的设计技术，具体包括：5G通信射频芯片、毫米波通信芯片、毫米波雷达芯片、定位导航芯片、高精度频率综合器、射频识别芯片、低功耗无线收发机芯片、高速有线通信芯片、高速高精度模数与数模转化器芯片、超低功耗感知芯片、无线能量传输与电源管理芯片等；（二）以超低功耗集成电路芯片为核心的医疗与健康应用系统，具体包括：消化道无线检测、植入式神经刺激器、人工关节置换手术智能检测、植入式心电传感、手术导航、智能触觉传感器、穿戴式体音监护、双耳无线助听、人机交互、脑机接口等。在智能信息系统与机器人、类脑神经网络、量子计算等方面也有重要布局。