专利名称：部分积求和模块设计方法及乘法器
专利国别：中国
专利号：202210351916.6
法律状态：实审
发明人：谢翔，闰闰，黄焘，李国林，尹立，胡毅
申请人：清华大学
地址：100084 北京市海淀区100084信箱82分箱清华大学专利办公室
申请日期：2022-04-02
授权日期：
摘要：
本发明提供一种部分积求和模块设计方法及乘法器，其中部分积求和模块包括至少一个加法器组，每个所述加法器组用于基于输入的多个待相加数据获得相加结果，每个所述加法器组包括多级级联的多个逻辑单元；部分积求和模块设计方法包括：确定每个所述加法器组各自对应的每个所述待相加数据的翻转率；基于每个所述待相加数据的翻转率，确定每个所述加法器组的数据连接方式。本发明实施例提供的部分积求和模块设计方法，降低了部分积求和模块的动态功耗，从而降低了乘法器的动态功耗。
专利证书
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